max+pluxs ii v10.2

max plus ii免費版是一個可編程邏輯設(shè)計軟件平臺，主要可用于模擬電路實驗，使用十分專業(yè)的研發(fā)環(huán)境可以幫助設(shè)計師快速完成設(shè)計圖上的任務(wù)，從而對后期產(chǎn)品的制造提供了良好的輔助功能。

軟件介紹

      max plus ii是一款專為PLD打造的開發(fā)編程軟件，提供FPGA/CPLD開發(fā)集成環(huán)境，是世界上最大可編程邏輯器軟件。在Max+plus ii上可以完成設(shè)計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程,它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，使設(shè)計者能方便地進行設(shè)計輸入、快速處理和器件編程。max plus ii設(shè)計速度非?？?。對于一般幾千門的電路設(shè)計，使用MAX+PLUSII，從設(shè)計輸入到器件編程完畢，用戶拿到設(shè)計好的邏輯電路，大約只需幾小時。設(shè)計處理一般在數(shù)分鐘內(nèi)內(nèi)完成。特別是在原理圖輸入等方面，Maxplus2被公認為是最易使用，人機界面最友善的PLD開發(fā)軟件，特別適合初學(xué)者使用。

功能介紹

      1.設(shè)計輸入。在傳統(tǒng)設(shè)計中，設(shè)計人員是應(yīng)用傳統(tǒng)的原理圖輸入方法來開始設(shè)計的。自90年代初， Verilog、VHDL、AHDL等硬件描述語言的輸入方法在大規(guī)模設(shè)計中得到了廣泛應(yīng)用。

      2.前仿真(功能仿真)。設(shè)計的電路必須在布局布線前驗證電路功能是否有效。(ASCI設(shè)計中，這一步驟稱為第一次Sign-off)PLD設(shè)計中，有時跳過這一步。

      3.設(shè)計編譯。設(shè)計輸入之后就有一個從高層次系統(tǒng)行為設(shè)計向門級邏輯電路設(shè)轉(zhuǎn)化翻譯過程，即把設(shè)計輸入的某種或某幾種數(shù)據(jù)格式(網(wǎng)表)轉(zhuǎn)化為軟件可識別的某種數(shù)據(jù)格式(網(wǎng)表)。

      4.優(yōu)化。對于上述綜合生成的網(wǎng)表，根據(jù)布爾方程功能等效的原則，用更小更快的綜合結(jié)果代替一些復(fù)雜的單元，并與指定的庫映射生成新的網(wǎng)表，這是減小電路規(guī)模的一條必由之路。

      5.布局布線。在PLD設(shè)計中，3-5步可以用PLD廠家提供的開發(fā)軟件(如 Maxplus2)自動一次完成。

      6.后仿真(時序仿真)需要利用在布局布線中獲得的精確參數(shù)再次驗證電路的時序。(ASCI設(shè)計中，這一步驟稱為第二次Sign—off)。

      7.生產(chǎn)。布線和后仿真完成之后，就可以開始ASCI或PLD芯片的投產(chǎn)